个人优势
- 3 年以上通信数字前端 RTL 设计经验，参与 3G/4G/5G RxDFE 数据通路实现
- 熟悉 DDC 链路实现（NCO / CIC / HB / FIR），参与采样率与定点方案讨论
- 具备 491.52MHz 级高频 DSP 链路 STA 收敛与 ECO 问题闭环经验
- 参与多速率、多带宽数据路径 PPA 优化与低功耗设计
工作经历
- 参与 RxDFE 子系统 RTL 实现，支持 3G/4G/5G 多带宽配置，通过参数化方式实现链路复用
- 负责 DDC 数据通路 RTL 设计与优化（NCO / CIC / HB / FIR 结构实现）
- 设计 AGC、Power Estimation 等关键模块，实现 70 dB 动态范围
- 配合架构与算法团队完成定点方案落地，参与误差评估与资源开销分析
- 在综合与 STA 阶段优化关键路径，解决高频 DSP 链路 timing violation
- 在综合与 STA 阶段针对关键路径进行重构优化，并参与后仿与 ECO 收敛
- 参与芯片 C2/S6/S6P 成功 Bring-up，协助定位链路问题并闭环
- 参与 5.5G 基带预研项目（最大 600MHz 输入），完成部分数据路径资源共享与参数化设计探索
- 实施 clock gating、数据裁剪等低功耗优化措施
- 通信链路系统建模与 FPGA 原型验证，涉及编码调制与链路级性能评估
专业技能
- RTL / 微架构实现
- 熟练 Verilog HDL 设计与调试
- 熟悉多速率数据通路 pipeline 设计
- 熟悉 CDC 基本处理方法（双触发器、握手、异步 FIFO）
- DSP 链路实现
- DDC 链路实现经验（CIC / HB / FIR）
- 定点化与位宽规划落地经验
- DC Remove / Notch / Single Tone Calibration / AGC 实现
- ASIC 实现协作
- 高速 DSP 数据路径 STA 收敛经验
- 关键路径重构与 pipeline 优化
- ECO 修改与时序回归验证
- 工具
- Synopsys / SpyGlass / Verdi
教育背景
西安电子科技大学
工学硕士，信息与通信工程
2019.09 – 2022.07
西安电子科技大学
工学学士，通信工程
2015.09 – 2019.07