通信数字芯片设计工程师
紫光展锐 (Unisoc)
- 负责 RxDFE 子系统 RTL 设计（模块规模约 <XX> 万门），支持 3G/4G/5G 多带宽配置，通过参数化实现链路复用
- 独立完成 DDC 数据通路设计与优化（NCO / CIC / HB / FIR），定点方案落地并通过误差评估
- 设计 AGC、Power Estimation 等关键模块，实现 70 dB 动态范围
- 在 491.52MHz 高频 DSP 链路综合与 STA 阶段完成关键路径重构，timing slack 从 <-XXXps> 收敛至 <+XXps>，并参与后仿与 ECO 闭环
- 参与芯片 C2/S6/S6P 成功 Bring-up，协助定位数据通路链路问题
- 参与 5.5G 基带预研（最大 600MHz 输入），完成数据路径资源共享与参数化设计
- 实施 clock gating、数据位宽裁剪等低功耗措施，动态功耗降低约 <XX%>